`timescale 1ns / 1ps

`define __SIM__ 

module tb ;
reg clk,rst_n;

parameter FCLK_MHZ = 36 ;

//生成始时钟
parameter NCLK = 1000.0/FCLK_MHZ ;
initial begin
	clk=0;
	forever clk=#(NCLK/2) ~clk; 
end 

/****************** BEGIN ADD module inst ******************/
// MCL51_top mcl51
//   (  
//     .CLK(clk),
//     .RESET_n(rst_n)
//   );

top top(
    .clk(clk)
    // .rst_n(rst_n)
);
/****************** BEGIN END module inst ******************/

initial begin
    $dumpfile("wave.lxt2");
    $dumpvars(0, tb);   //dumpvars(深度, 实例化模块1，实例化模块2，.....)
end

function integer clog2(input integer d) ;
begin
  for(clog2=0;|d;clog2=clog2+1)
    d = d>>1;
end
endfunction 

initial begin
   	rst_n = 1;
    #(NCLK) rst_n=0;
    #(NCLK) rst_n=1; //复位信号

    // $display(">>> %d",clog2(4096-1)) ;

	repeat(50000*4) @(posedge clk)begin

	end
	$display("done!");
	$dumpflush;
	$finish;
	$stop;	
end 
endmodule
